Intel P6

P6 в суперскалярная суперконвейерная архитектура, разработанная компанией Intel и лежащая в основе микропроцессоров Pentium Pro, Pentium II, Pentium III, Celeron и Xeon. В отличие от x86-совместимых процессоров предыдущих поколений с CISC-ядром, процессоры архитектуры P6 имеют RISC-ядро, исполняющее сложные инструкции x86 не напрямую, а предварительно декодируя их в простые внутренние микрооперации.

Первым процессором архитектуры P6 стал анонсированный 1 ноября 1995 года процессор Pentium Pro, нацеленный на рынок рабочих станций и серверов. Процессоры Pentium Pro выпускались параллельно с процессорами архитектуры P5 (Pentium и Pentium MMX), предназначенными для персональных компьютеров. 7 мая 1997 года компанией Intel был анонсирован процессор Pentium II, пришедший на смену процессорам архитектуры P5.^[1]

В 2000 году на смену архитектуре P6 на рынке настольных и серверных процессоров пришла архитектура NetBurst, однако архитектура P6 получила своё развитие в мобильных процессорах Pentium M и Core. В 2006 году на смену процессорам архитектуры NetBurst пришли процессоры семейства Core 2 Duo, архитектура которых также представляет собой развитие архитектуры P6.^[2]^[3]

Содержание

1 Функциональные устройства
2 Исполнение инструкции
3 Особенности архитектуры
- 3.1 Достоинства
- 3.2 Недостатки
4 Процессоры архитектуры P6
5 Примечания
6 Ссылки

[править] Функциональные устройства

Функциональная схема процессора Pentium III на ядре Coppermine

Процессоры архитектуры P6 состоят из четырёх основных подсистем:

Подсистема упорядоченной предварительной обработки (англ. In-Order Front End, IOFE) в отвечает за выборку и декодирование инструкций в порядке, предусмотренном программой, и предсказывает переходы.
Ядро исполнения с изменением последовательности (англ. Out-of-Order Core, O2C) в отвечает за исполнение микроопераций в оптимальном порядке и организует взаимодействие исполнительных устройств.
Подсистема упорядоченного завершения (англ. In-Order Retirement, IOR) в выдаёт результаты исполнения в порядке, предусмотренном программой.
Подсистема памяти (англ. memory subsystem) в обеспечивает взаимодействие процессора с оперативной памятью.

Подсистема упорядоченной предварительной обработки

К устройствам этой подсистемы относятся:

Модуль и буфер предсказания переходов (Branch Target Buffer, BTB) в предсказывают переходы и хранят таблицу истории переходов. Для предсказания используются как динамический, так и статический методы. Последний используется в том случае, если динамическое предсказание невозможно (в таблице переходов отсутствует необходимая информация).
Декодер инструкций (Instruction Decoder) в преобразует CISC-инструкции x86 в последовательность RISC-микроопераций, исполняемых процессором. Включает два декодера простых инструкций (Simple), обрабатывающих команды, которые могут быть выполнены одной микрооперацией, и декодер сложных инструкций (Complex), обрабатывающего команды, для которых нужно несколько (до четырёх) микроопераций.
Планировщик последовательностей микроопераций (Microcode sequencer) в хранит последовательности микроопераций, используемые при декодировании сложных инструкций x86, требующих более четырёх микроопераций.
Блок вычисления адреса следующей инструкции (Next IP Unit) в вычисляет адрес инструкции (англ. instruction pointer, IP), которая должна быть обработана следующей, на основании информации о прерываниях и таблицы переходов.
Блок выборки инструкций (Instruction Fetch Unit, IFU) в осуществляет выборку инструкций из памяти по адресам, подготовленным блоком вычисления адреса следующей инструкции.

Процессоры на ядре Tualatin дополнительно содержат блок предвыборки инструкций (Prefetcher), который осуществляет предварительную выборку инструкций на основании таблицы переходов.

Ядро исполнения с изменением последовательности

Исполнение с изменением последовательности, при котором меняется очерёдность исполнения инструкций, так, чтобы это не приводило к изменению результата, позволяет ускорить работу за счёт более оптимального распределения запросов к вспомогательным блокам и минимизации их простоев. К устройствам организации исполнения с изменением последовательности относятся:

Таблица назначения регистров (Register Alias Table) в задаёт соответствие между регистрами архитектуры x86/IA32 (Intel Architecture 32-bit) и внутренними регистрами, используемыми при исполнении микроопераций.
Буфер переупорядочивания микроопераций (Reorder Buffer) в обеспечивает выполнение микроопераций в оптимальной с точки зрения производительности последовательности.
Станция-резервуар (Reservation Station) в содержит инструкции, отправляемые на исполнительные устройства.

К исполнительным устройствам ядра относятся:

Арифметическо-логические устройства, АЛУ (Arithmetic Logic Unit, ALU) в выполняют целочисленные операции.
Блок арифметики с плавающей запятой (Floating Point Unit, FPU) в выполняет операции над числами с плавающей точкой. Процессоры Pentium III и выше имеют также блок, осуществляющий исполнение инструкций SSE (SIMD FPU).
Блок генерации адресов (Address Generation Unit, AGU) в вычисляет адреса данных, используемых инструкциями, и формирует запросы к кешу для загрузки/выгрузки этих данных.

Подсистема упорядоченного завершения

Регистровый файл (Register File) в хранит результаты операций (состояние регистров IA32 для исполняемых инструкций).
Буфер переупорядочивания памяти (Memory Reorder Buffer) в управляет порядком записи данных в память для предотвращения записи неверных данных из-за изменения порядка выполнения инструкций.
Блок завершения (Retirement Unit) в выдаёт результаты исполнения инструкций в той последовательности, в которой они поступили на исполнение.

Подсистема памяти

Объём L2 процессоров архитектуры P6

Объём (Кб)	Процессоры
128	Celeron (Mendocino, Coppermine-128), Pentium III (Coppermine для приставки Xbox^[4])
256	Pentium Pro, Pentium III (Coppermine, Tualatin-256), Xeon (Cascades)
512	Pentium Pro, Pentium II, Pentium III (Katmai, Tualatin), Xeon (Drake, Tanner)
1024	Pentium Pro, Xeon (Drake, Tanner)
2048	Xeon (Drake, Tanner, Cascades 2MB)

Подсистема памяти осуществляет взаимодействие с оперативной памятью. К этой подсистеме относятся:

Кэш первого уровня для данных (Level 1 Data Cache, L1D) в память с малым временем доступа объёмом 8 (для Pentium Pro) или 16 (для более новых процессоров) килобайт, предназначенная для хранения данных.
Кэш первого уровня для инструкций (Level 1 Instruction Cache, L1I) в память с малым временем доступа объёмом 8 (Pentium Pro) или 16 килобайт, предназначенная для хранения инструкций.
Кэш второго уровня (Level 2 Cache, L2). Память с малым временем доступа объёмом 128, 256, 512, 1024 или 2048 килобайт. Ширина шины L2 составляет 64 или 256 (для процессоров на ядре Coppermine и выше) бит. Процессоры Celeron на ядре Covington кэша второго уровня не имеют.
Блок шинного интерфейса (Bus Interface Unit) в управляет системной шиной.

[править] Исполнение инструкции

Конвейер процессора Pentium Pro

Конвейер состоит из 12 стадий^[5]:

IOFE(1в4) в определение адреса инструкции и её выборка.
IOFE(4в6) в декодирование.
IOFE7 в переименование регистров.
IOFE8 в запись микроопераций в станцию-резервуар.
O2C1 в передача микроопераций из станции-резервуара к исполнительным блокам.
O2C2 в исполнение микроопераций (один или несколько тактов).
IOR(1в2) в завершение инструкции: запись результатов в регистры.

Исполнение инструкции начинается с её выборки и декодирования. Для этого из кэш-памяти инструкций первого уровня по адресу из буфера предсказания переходов выбирается 64 байта (две строки). Из них 16 байт, начиная с адреса из блока вычисления адреса следующей инструкции, выравниваются и передаются в декодер инструкций, преобразующий инструкции x86 в микрооперации. Если инструкции соответствует одна микрооперация, декодирование проводит один из декодеров простых инструкций. Если инструкции соответствует две, три или четыре микрооперации, декодирование проводит декодер сложных инструкций. Если же инструкции соответствует большее число микроопераций, то они формируются планировщиком последовательностей микроопераций.

После декодирования инструкций производится переименование регистров, а микрооперации и данные помещаются в буфер в станцию резервирования, откуда в соответствии с оптимальным порядком исполнения и при условии определённости необходимых для их исполнения операндов направляются на исполнительные блоки (максимум 5 инструкций за такт). Статус исполнения микроопераций и его результаты хранятся в буфере переупорядочивания микроопераций, а так как результаты исполнения одних микроопераций могут служить операндами других, они также помещаются и в станцию резервирования.

По результатам исполнения микроопераций определяется их готовность к отставке (англ. retirement). В случае готовности происходит их отставка в порядке, предусмотренном программой, во время которой осуществляется обновление состояния логических регистров, а также отложенное сохранение результатов в памяти (управление порядком записи данных осуществляет буфер переупорядочивания памяти)^[1].

[править] Особенности архитектуры

Первые процессоры архитектуры P6 в момент выхода значительно отличались от существующих процессоров. Процессор Pentium Pro отличало применение технологии динамического исполнения (изменения порядка исполнения инструкций), а также архитектура двойной независимой шины (англ. Dual Independent Bus), благодаря чему были сняты многие ограничения на пропускную способность памяти, характерные для предшественников и конкурентов. Тактовая частота первого процессора архитектуры P6 составляла 150 МГц, а последние представители этой архитектуры имели тактовую частоту 1,4 ГГц. Процессоры архитектуры P6 имели 36-разрядную шину адреса, что позволило им адресовать до 64 ГБ памяти (при этом линейное адресное пространство процесса ограничено 4 ГБ).

Суперскалярный механизм исполнения инструкций с изменением их последовательности

Принципиальным отличием архитектуры P6 от предшественников является RISC-ядро, работающее не с инструкциями x86, а с простыми внутренними микрооперациями. Это позволяет снять множество ограничений набора команд x86, таких как нерегулярное кодирование команд, переменная длина операндов и операции целочисленных пересылок регистр-память^[1]. Кроме того, микрооперации исполняются не в той последовательности, которая предусмотрена программой, а в оптимальной с точки зрения производительности, а применение трёхконвейерной обработки позволяет исполнять несколько инструкций за один такт^[6].

Суперконвейеризация

Процессоры архитектуры P6 имеют конвейер глубиной 12 стадий. Это позволяет достигать более высоких тактовых частот по сравнению с процессорами, имеющими более короткий конвейер при одинаковой технологии производства. Так, например, максимальная тактовая частота процессоров AMD K6 на ядре (глубина конвейера в 6 стадий, 180 нм. технология) составляет 550 МГц, а процессоры Pentium III на ядре Coppermine способны работать на частоте, превышающей 1000 МГц.

Для того, чтобы предотвратить ситуацию ожидания исполнения инструкции (и, следовательно, простоя конвейера), от результатов которого зависит выполнение или невыполнение условного перехода, в процессорах архитектуры P6 используется предсказание ветвлений. Для этого в процессорах архитектуры P6 используется сочетание статического и динамического предсказания: двухуровневый адаптивный исторический алгоритм (англ. Bimodal branch prediction) применяется в том случае, если буфер предсказания ветвлений содержит историю переходов, в противном случае применяется статический алгоритм^[6]^[7].

Двойная независимая шина

С целью увеличения пропускной способности подсистемы памяти, в процессорах архитектуры P6 применяется двойная независимая шина. В отличие от предшествующих процессоров, системная шина которых была общей для нескольких устройств, процессоры архитектуры P6 имеют две раздельные шины: Back side bus, соединяющую процессор с кэш-памятью второго уровня, и Front side bus, соединяющую процессор с северным мостом набора микросхем^[6].

[править] Достоинства

Процессоры архитектуры P6 имели конвейеризованный математический сопроцессор (FPU), позволивший достичь превосходства над предшественниками и конкурентами в скорости вещественночисленных вычислений^[8]. FPU процессоров архитектуры P6 оставался лучшим среди конкурентов до появления в 1999 году процессора AMD Athlon^[9].

Кроме того, процессоры архитектуры P6 имели превосходство над конкурентами и в скорости работы с кэш-памятью второго уровня. Pentium Pro и Pentium II имели двойную независимую шину, в то время как конкурирующие процессоры (AMD K5, K6, Cyrix 6x86, M-II) в традиционную системную шину к которой подключался, в том числе, и кэш второго уровня^[10]. С появлением процессоров Athlon, также использующих архитектуру с двойной независимой шиной, разрыв в производительности сократился, но 256-разрядная BSB процессоров Pentium III (начиная с ядра Coppermine) позволяла удерживать преимущество в скорости работы с кэш-памятью второго уровня над процессорами архитектуры K7, имевшими 64-разрядную BSB. Однако, устаревшая на тот момент системная шина процессоров архитектуры P6 в сочетании с большим объёмом кэш-памяти первого уровня у процессоров архитектуры K7 не позволяла получить преимущество в пропускной способности памяти^[11].

[править] Недостатки

Основным недостатком первых процессоров архитектуры P6 (Pentium Pro) была низкая производительность при работе с широко распространённым в то время 16-разрядным программным обеспечением. Это было связано с тем, что при работе с такими приложениями внеочередное исполнение инструкций было затруднено (так, например, процессор Pentium Pro не мог выполнить чтение из 32-битного регистра, если до этого была выполнена запись в его 16-битную младшую часть, а команда, выполнившая запись, не была отставлена^[12]). В процессоре Pentium II этот недостаток был исправлен, что привело к увеличению производительности при работе с 16-разрядными программами более чем на треть^[13].

Процессоры архитектуры P6 поддерживали работу в многопроцессорных системах, однако при этом использовалась разделяемая системная шина, что позволяло упростить трассировку системных плат, однако отрицательно сказывалось на производительности подсистемы процессорвпамять и ограничивало максимальное количество процессоров в системе^[9]^[14].

[править] Процессоры архитектуры P6

Процессор	Ядро	Технология производства	Годы выпуска
Pentium Pro	P6	КМОП/БиКМОП, 500в350 нм	1995в1998
Pentium II	Klamath, Deschutes	КМОП, 350в250 нм	1997в1999
Pentium III	Katmai, Coppermine, Tualatin-256	КМОП, 250в130 нм	1999в2002
Pentium III-S	Tualatin	КМОП, 130 нм	2001в2002
Celeron	Covington, Mendocino, Coppermine-128, Tualatin-256	КМОП, 250в130 нм	1998в2002
Pentium II Xeon	Drake	КМОП, 250 нм	1998в1999
Pentium III Xeon	Tanner, Cascades, Cascades 2MB	КМОП, 250в180 нм	1999в2001



Pentium Pro (P6)	Pentium II (Deschutes)	Pentium III (Coppermine)	Pentium IIIS (Tualatin)

Pentium III Mobile	Celeron (Mendocino)	Celeron (Mendocino)	Celeron (Coppermine-128)

[править] Примечания

в‘ ¹ ² ³ В ожидании Willamette в история архитектуры IA-32 и как работают процессоры семейства P6
в‘ Pentium M: хороший «десктопный» CPUв которого у нас не будет. IXBT.com (26 июля 2005). Архивировано из первоисточника 25 августа 2011. Проверено 16 августа 2008.
в‘ Новое вино в старые мехи. Conroe: внук процессора Pentium III, племянник архитектуры NetBurst?. IXBT.com (9 сентября 2005). Архивировано из первоисточника 29 января 2012. Проверено 16 августа 2008.
в‘ В отличие от процессора Celeron на ядре Coppermine-128, имеющего 4-канальный ассоциативный кэш второго уровня, у этого процессора кэш 8-канальный. См.: «Мир игровых консолей. Часть пятая», журнал Upgrade, 2007, в„– 28 (325), стр. 24
в‘ Jon Stokes The Pentium: An Architectural History of the Worldв™s Most Famous Desktop Processor (Part I) (англ.). Ars Technica (11 июля 2004). Архивировано из первоисточника 29 января 2012. Проверено 19 августа 2008.
в‘ ¹ ² ³ X86 архитектуры бывают разныев
в‘ http://www.pcmag.ru/issues/sub_detail.php?ID=10105&SUB_PAGE=8 в Наследие RISC: Предсказание переходов.
в‘ Сравнение систем на базе Super Socket-7 и Slot-1
в‘ ¹ ² Обзор процессора AMD Athlon 600 МГц
в‘ Шина PCI (Peripheral Component Interconnect bus) в см. схему
в‘ Процессоры с частотой 1000 МГц
в‘ Максим Лень: «АРХИТЕКТУРА Р6: НАСЛЕДИЕ ПОКОЛЕНИЙ» (опубликована на сайте fcenter.ru 22 ноября 2000 года) в сохранённая копия
в‘ http://www.pcmag.ru/issues/sub_detail.php?ID=9935&SUB_PAGE=3 в Pentium: история продолжается.
в‘ Двухпроцессорные Socket A системы на базе чипсета AMD 760MP

[править] Ссылки

Официальная информация

Характеристики процессоров архитектуры P6

Характеристики процессоров Pentium Pro (англ.)
Характеристики процессоров Pentium II OverDrive (англ.)
Характеристики процессоров Pentium II (англ.)
Характеристики процессоров Pentium III (англ.)

Обзоры процессоров

[ixbt-p6-0] в‘ ¹ ² ³ В ожидании Willamette в история архитектуры IA-32 и как работают процессоры семейства P6

[1] в‘ Pentium M: хороший «десктопный» CPUв которого у нас не будет. IXBT.com (26 июля 2005). Архивировано из первоисточника 25 августа 2011. Проверено 16 августа 2008.

[2] в‘ Новое вино в старые мехи. Conroe: внук процессора Pentium III, племянник архитектуры NetBurst?. IXBT.com (9 сентября 2005). Архивировано из первоисточника 29 января 2012. Проверено 16 августа 2008.

[3] в‘ В отличие от процессора Celeron на ядре Coppermine-128, имеющего 4-канальный ассоциативный кэш второго уровня, у этого процессора кэш 8-канальный. См.: «Мир игровых консолей. Часть пятая», журнал Upgrade, 2007, в„– 28 (325), стр. 24

[4] в‘ Jon Stokes The Pentium: An Architectural History of the Worldв™s Most Famous Desktop Processor (Part I) (англ.). Ars Technica (11 июля 2004). Архивировано из первоисточника 29 января 2012. Проверено 19 августа 2008.

[x86fc-5] в‘ ¹ ² ³ X86 архитектуры бывают разныев

[6] в‘ http://www.pcmag.ru/issues/sub_detail.php?ID=10105&SUB_PAGE=8 в Наследие RISC: Предсказание переходов.

[7] в‘ Сравнение систем на базе Super Socket-7 и Slot-1

[athlon-8] в‘ ¹ ² Обзор процессора AMD Athlon 600 МГц

[9] в‘ Шина PCI (Peripheral Component Interconnect bus) в см. схему

[cpu1000-10] в‘ Процессоры с частотой 1000 МГц

[fcenterarc-11] в‘ Максим Лень: «АРХИТЕКТУРА Р6: НАСЛЕДИЕ ПОКОЛЕНИЙ» (опубликована на сайте fcenter.ru 22 ноября 2000 года) в сохранённая копия

[12] в‘ http://www.pcmag.ru/issues/sub_detail.php?ID=9935&SUB_PAGE=3 в Pentium: история продолжается.

[13] в‘ Двухпроцессорные Socket A системы на базе чипсета AMD 760MP

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]

[9]

[10]

[11]

[12]

[13]

[14]

Процессоры Intel
Больше не производятся	4 бита: 4004 4040 8 бит: 8008 8080 8085 x86-16 (16 бит): 8086 8088 80186 80188 80286 x86-32/IA-32 (32 бита): 80386 80486 Pentium (OverDrive Pro II II OverDrive III 4 M) Celeron (M D) Core Intel A100/A110 x86-64/EM64T (64 бита): Pentium 4 (некоторые) Pentium D Pentium EE Celeron D (некоторые) IA-64 (64 бита): Itanium Другие: iAPX 432 RISC: i860 i960 StrongARM XScale
Актуальные	x86-32: EP80579 Intel CE Atom x86-64: Atom (некоторые) Celeron Pentium Dual-Core Core (2 (Solo Duo Quad Extreme) i3 i5 i7) Xeon Другие: Itanium 2/Itanium 9300
Списки	Разъёмы процессоров Типы корпусов Кодовые имена Чипсеты Будущие процессоры По маркам: Atom Celeron Pentium (II III M 4 D и EE Dual-Core и последующие) Core (2 i3 i5 i7) Xeon Itanium
Микроархитектуры
P5	0,90 мкм: P5 0,60 мкм: P54C 0,35 мкм: P54CS P55C 0,25 мкм: Tillamook
P6	0,50 мкм: P6 0,35 мкм: Klamath 0,25 мкм: Mendocino Dixon Tonga Covington Deschutes Katmai Drake Tanner 180 нм: Coppermine Coppermine T Cascades 130 нм: Tualatin Banias 90 нм: Dothan Stealey 65 нм: Tolapai Yonah Sossaman
NetBurst	180 нм: Willamette Foster 130 нм: Northwood Gallatin Prestonia 90 нм: Tejas и Jayhawk Prescott Smithfield Nocona Irwindale Cranford Potomac Paxville 65 нм: Cedar Mill Presler Dempsey Tulsa
Core	65 нм: Merom-L Merom Conroe-L Allendale Conroe Kentsfield Woodcrest Clovertown Tigerton 45 нм: Penryn Penryn-QC Wolfdale Yorkfield Wolfdale-DP Harpertown Dunnington
Bonnell	45 нм: Silverthorne Diamondville Pineview Lincroft
Nehalem	45 нм: Clarksfield Lynnfield Jasper Forest Bloomfield Gainestown (Nehalem-EP) Beckton (Nehalem-EX) 32 нм (Westmere): Arrandale Clarkdale Gulftown (Westmere-EP)
Sandy Bridge	32 нм: Sandy Bridge
Будущие	Larrabee Ivy Bridge Haswell Rockwell Atom (Saltwell Silvermont Airmont)

Intel P6

Содержание

[править] Функциональные устройства

[править] Исполнение инструкции

[править] Особенности архитектуры

[править] Достоинства

[править] Недостатки

[править] Процессоры архитектуры P6

[править] Примечания

[править] Ссылки

Личные инструменты

Пространства имён

Варианты

Просмотры

Действия

Поиск

Навигация

Участие

Печать/экспорт

Инструменты

На других языках